Abel nedir?
Abel ( Gelişmiş Boolean Eşitlik Dili ), sizin mantık devrelerinin yapısal formuna girmenize izin verir. ABEL Data I/O şirketi tarafından programlanabilir mantık cihazlarının ( pld ) kontrolü için geliştirilmiş endüstriyel standart donanım açıklama dili ( hdl ) dir.
ABEL aynı amaç için üretilmiş VERILOG, VHDL gibi dillerden yapısal olarak daha basittir.
ABEL KAYNAK DOSYASININ TEMEL YAPISI
ABEL kaynak dosyası aşağıdaki elementlerden oluşur.
• Header
• Module
• Title
• Sabitler, Kütüphane, Ayak girişleri, Tanımlanır
• Doğruluk tablosu, Hal diyagramı ve Lojik Denklem yazılır.
• Test Vektör.
• End ile sonlandırma yapılır.
Tüm bu verilerin ışığında tipik bir ABEL programı şöyle oluşur.
module module name
[title string]
[deviceID device deviceType;]
pin declarations
other declarations
equations
equations
[Test_Vectors]
test vectors
end module name
Aşağıdaki kaynak dosya bir "Yarım Toplayıcı" devresinin ABEL ile tanımlanmış halidir.
module my_first_circuit;
title ee200 assignment 1
EE200XY device XC4003E;
" input pins
A, B pin 3, 5;
" output pins
SUM, Carry_out pin 15, 18 istype com;
equations
SUM = (A & !B) # (!A & B) ;
Carry_out = A & B;
end my_first_circuit;
Bu form size bir ön fikir olsun diye verildi. İleriki konularda İşlem operatörlerinin açıklanması ile bu formu çok daha iyi anlayacaksınız. Şimdi bir sonraki konuya geçmeden "Yarım Toplayıcı" işlemini düşünüp bir yerlere varmaya çalışın.
TANIMLAMALAR
Module: Her bir kaynak dosyası modülü tanıtan bir modül ismiyle başlar. İsteğe bağlı kullanılır
Title: projeyi tanıtmak amacı ile kullanılır. Başlık ismi tek tırnak arasında olmalıdır. Sonunda ; yoktur
String: Başlık, belirteçlerde ASCII karakterlerin anlatımlarında kullanılır.
Device: Bu tanım programda kullanacağınız cihazın tanımlandığı ve sizinde onu program içinde açıkladığınız bölümdür. Örneğe bakınca daha iyi anlayacaksınız.
